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@PHDTHESIS{Feste:156202,
author = {Feste, Sebastian Frederik},
title = {{P}hysical {I}nvestigations of novel {M}aterials and
{S}tructures for {N}ano-{MOSFET}s},
school = {RWTH Aachen},
type = {Dr.},
reportid = {FZJ-2014-05042},
pages = {125 p.},
year = {2009},
note = {RWTH Aachen, Diss., 2009},
abstract = {In this thesis four important physical and material aspects
faced by MOSFET devices as dimensions move to the length
scale of 10nm have been investigated: i) metal source/drain
contacts with dopant segregation for reduced contact
resistance and improved carrier injection; ii) variability
of the Schottky-barrier height (SBH) in MOSFET contacts;
iii) strained silicon as a high mobility channel material;
iv) silicon nanowire (NW) MOSFETs in order to suppress short
channel effects by a multi-gate architecture. Ultimately
scaled devices require highly conductive contacts with
abrupt junctions. However, due to Fermi-level pinning at the
metal-semiconductor interface, the performance of SB-MOSFETs
still falls behind that of conventional FETs.
Nickel-silicidation induced dopant segregation is highly
effective in improving carrier injection through SBs,
resulting in higher Ion/Ioff -ratios and better
sub-threshold swings. Arsenic dopant segregation has been
studied in detail as a function of NiSi thickness,
implantation energy and dose, as well as process conditions
for the formation of NiSi. It is shown that dopant
concentrations as high as the solid solubility and lateral
dopant slopes of 1-2nm/dec at the NiSi/Si-contact interface
can be obtained. Simulations of scaled ultra-thin-body SOI
MOSFETs with dopant segregation demonstrated that these
devices can be scaled down to channel lengths of L=10nm.
Variability in the electrical characteristics of SB-MOSFETs
without and with dopant segregation has been investigated by
a new experimental method, that allows to measure the impact
of various sources leading to variability. The inherent
variability of the SBH has been identifed as the main source
of variability and an increase in SBH variability due to
dopant segregation by 0.01eV was found. The importance of
SBH variability for the on-current, even for very low SBHs
of 0.03eV, was demonstrated with simulations. High mobility
channel materials are required, as the steady increase of
carrier velocity with gate-length scaling reaches its limit.
Several aspects of the fabrication of biaxial tensile
strained SSOI substrates by strain transfer between a thin
SiGe buffer and a Si cap layer have been investigated with
emphasis on reducing the threading dislocation density to
1x10e6cm-2. Thin SiGe/Si-heterostructure lines featuring
highly asymmetric strain were fabricated that show decreased
resistivities for electrons and holes. Asymmetric strain
relaxation relies on the limitation of the path length of
threading dislocations by the stripe boundaries in thin
SiGe/Si lines, leading to an asymmetrical dislocation
network. The electrical properties of biaxial tensile
strained (001) SSOI with a stress of 1.2GPa have been
studied using Hall-bar MOSFETs. SSOI devices showed improved
on-currents, mobilities and transconductances over
unstrained parallel processed devices. The mobility in
n-type SSOI had a peak value of 1250 cm2/Vs at low vertical
electric field, an enhancement by a factor of 1.7 compared
to unstrained Si. The impact of biaxial strain on the
electron affinity was determined by measuring threshold
voltage shifts between strained and unstrained devices. The
effective electron mass in 60nm biaxial tensile strained
(001) SSOI and unstrained SOI was determined to be meff =
0.20m0 from Shubnikov-de Haas oscillations in the
longitudinal resistance. This proves that biaxial tensile
stress of 1.2GPa does not warp the Delta2 constant energy
surfaces of the Si conduction band for in-plane directions,
in agreement with band structure calculations. The mobility
increase in biaxial tensile strained SSOI is, therefore,
caused by the occupation of the Delta2-valleys with low
effective electron mass mt in transport direction and
reduced scattering due to a smaller k-space volume. To avoid
short channel effects in ultimately scaled FETs multi-gate
geometries have to be used. A fully CMOS compatible
fabrication process for Si NW-FETs has been developed and
devices with trapezoidal cross-sections of about 40x40nm2
were fabricated, featuring excellent electrical
characteristics. Current flow on different crystal planes in
multi-gate devices has been used to take advantage of the
anisotropy of conductivity in Si in order to match the
on-currents of n- and p-type MOSFETs with the same
dimensions. Improved electron mobility due to strain and
excellent electrostatics due to a multi-gate architecture
were combined in a uniaxial tensile strained NW-FET.
Size-dependent lateral strain relaxation of nanostructures
was used to transform biaxial tensile strain into uniaxial
tensile strain along the NW. Uniaxial tensile strained NW
n-FETs show a factor x 2.3 enhanced mobility and
improvements in on-current and transconductance by a factor
of x 2.5 and x 2.1, respectively. Circular suspended NWs
with diameters down to <15nm were fabricated and the
possibility to integrate them into gate-all-around devices
has been
demonstrated.-----------------------------------------In
dieser Arbeit wurden vier wichtige physikalische und
materialwissenschaftliche Fragestellungen zur Skalierung von
Metall-Oxid-Feldeffekt-Transistoren (MOSFETs) für
Kanallängen von 10nm untersucht: i) Metallische
Source/Drain Kontakte mit Dotierstoffsegregation (DS) zur
Reduzierung des Kontaktwiderstandes und Verbesserung der
Ladungsträgerinjektion; ii) Variabilität der
Schottky-Barrieren-Höhe (SBH) in MOSFET Kontakten; iii)
Verspanntes Silizium als Kanalmaterial mit erhöhter
Elektronenmobilität; iv) Silizium Nanodraht (NW) MOSFETs
zur Minimierung von Kurzkanaleffekten durch eine Multi-Gate
Geometrie. Ultimativ skalierte FETs erfordern hochleitende
Kontakte mit abrupten Übergängen, wie sie in
Schottky-Barrieren (SB) FETs auftreten. Die Leistung von
SB-FETs bleibt allerdings hinter der von konventionellen
FETs zurück, da an der Metall-Halbleitergrenzfläche
Fermi-Niveau Pinning auftritt. DS während der
Nickel-Silizidierung ist sehr effektiv, um die
Ladungsträgerinjektion durch die SB zu erhöhen und dadurch
höhere Ion/Ioff-Verhältnisse und bessere
Unterschwellensteigungen zu erhalten. Arsen DS wurde
detailliert als Funktion der NiSi Dicke, der
Implantationsenergie und Dosis, als auch der
Prozessbedingungen bei der Silizidierung untersucht. Es
wurde experimentell gezeigt, dass Dotierstoffkonzentrationen
bis zum Löslichkeitslimit von As in Si und laterale
Steilheiten des Dotierstoffprofils von 1-2nm/dec an der
NiSi/Si-Grenzfläche erhalten werden können. Simulationen
skalierter SOI MOSFETs mit DS auf ultra-dünnem SOI zeigten,
dass diese Bauelemente bis zu Kanallängen von 10nm skaliert
werden können. Die Variabilität in den elektrischen
Charakteristiken von SB- FETs ohne und mit DS wurde mit
einer neuen experimentellen Methode untersucht, die es
erlaubt die Ursachen für Variabilität zu quantifizieren.
Dabei wurde die inhärente Variabilität der SBH als
Hauptquelle identifiziert und eine Zunahme der SBH
Variabilität um 0.01eV in FETs mit DS gemessen. Der
Einfluss von Variabilität auf den An-Strom von SB MOSFETs
selbst im Falle sehr kleiner SBH wurde durch Simulationen
gezeigt. Kanalmaterialien mit erhöhter
Ladungsträgermobilität werden benötigt, da die
kontinuierliche Zunahme der Ladungsträgergeschwindigkeit
mit Skalierung der Gate-Länge ihr Ende erreicht. Einige
Aspekte der Herstellung von biaxial verspanntem Si durch
Spannungstransfer von einer relaxierten SiGe Zwischenschicht
zu einer dünnen Si Schicht wurden untersucht, mit
Schwerpunkt auf einer Reduzierung der
Fadenversetzungsdichte. Durch Optimierung der Bedingungen
beim epitaktischen Wachstum einer spannungsangepassten SiGe
Schicht auf dem relaxierten SiGe Puffer, konnte die
Fadenversetzungsdichte im verspannten Si auf 10e6cm-2
reduziert werden. Dünne SiGe/Si-Linien mit asymmetrischer
Verspannung wurden hergestellt. Asymmetrische Spannung
entsteht durch die Begrenzung der Laufwege für Versetzungen
durch die Linienränder, was in einem asymmetrischen
Versetzungsnetzwerk resultiert. Die elektrischen
Eigenschaften von biaxial zugverspanntem (001) SSOI mit
einer Spannung von 1,2GPa wurden mit Hall-Barren MOSFETs
untersucht. FETs auf SSOI zeigten verbesserte An-Ströme,
Mobilitäten und Steilheiten gegenüber FETs auf
unverspannten SOI. Eine maximale Mobilität von 1250cm2/Vs
bei kleinem vertikalen elektrischem Feld in SSOI, bedeutet
eine Verbesserung um einen Faktor 1,7 gegenüber
unverspanntem Si. Der Einfluss von biaxialer Verspannung auf
die Elektronenaffinität wurde durch Messung der
Schwellspannungsverschiebung zwischen FETs auf SSOI und SOI
bestimmt. Die effektive Elektronenmasse in biaxial
zugverspanntem (001) SSOI und unverspanntem SOI wurde zu
meff=0,20m0 aus Shubnikov-de Haas Oszillationen im
longitudinalen Widerstand bestimmt. Dies zeigte, dass
biaxiale Zugverspannung von 1,2GPa die Delta2 Flächen
konstanter Energie des Leitungsband in der Transportebene
nicht krümmt. Die Mobilitätszunahme in SSOI entsteht daher
durch die Besetzung der Delta2-Niveaus mit kleinerer
effektiver Elektronenmasse mt in Transportrichtung und
reduzierter Streuung aufgrund eines kleineren k-Raum
Volumens. Um Kurzkanaleffekte in ultimativ skalierten FETs
zu vermeiden, wird der Einsatz mehrerer Gates nötig werden.
Es wurde ein CMOS kompatibler Prozess zur Herstellung von Si
NW Transistoren entwickelt und FETs mit einem
trapezförmigen Querschnitt von circa 40x40nm2 und sehr
guten elektrischen Eigenschaften hergestellt. Stromfluss auf
Oberflächen mit unterschiedlicher Kristallorientierung in
Multi-Gate FETs wurde genutzt, um die Anströme von n- und
p-leitenden FETs derselben Größe anzugleichen. Eine
erhöhte Elektronenmobilität und die hervorragende
Elektrostatik in Multi-Gate FETs wurden in uniaxial
zugverspannten NW-FETs kombiniert. Uniaxial zugverspannte NW
n-FETs zeigen stark verbesserte elektrische Eigenschaften.
Freihängende NWs mit Durchmessern <15nm wurden hergestellt
und die Möglichkeit diese in Gate-All-Around Transistoren
einzusetzen demonstriert.},
keywords = {Dissertation (GND)},
cin = {PGI-9},
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pnm = {421 - Frontiers of charge based Electronics (POF2-421)},
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