| Hauptseite > Publikationsdatenbank > Der Permeable Junction Base Transistor: ein selektiv überwachsener PBT mit homoepitaktischem Gate |
| Book/Report | FZJ-2018-04287 |
1993
Forschungszentrum Jülich GmbH Zentralbibliothek, Verlag
Jülich
Please use a persistent id in citations: http://hdl.handle.net/2128/19401
Report No.: Juel-2783
Abstract: Im Rahmen dieser Arbeit wurden Permeable Junction Base Transistoren hergestellt, deren Gate aus hochdotiertem GaAs besteht. Reaktives Ionen Ätzen mit CH$_{4}$ : H$_{2}$ und selektive Epitaxie zum Auffiüllen der Kanäle erwiesen sich als geeignete Methoden, um die erforderlichen Strukturen herzustellen. Dabei ergaben sich bis zu den kleinsten realisierten Kanalbreiten von 0,3 $\mu$m hervorragende Steilheiten. Der Aufbau des PJBT entspricht einem vertikalen FET mit sehr kurzem Gate. Im Sättigungsbereich kann die Funktion des PJBT durch das Drift-Sättigungsmodell beschrieben und damit die intrinsische Steilheit berechnet werden. Mit diesem analytischen Modell kann der Einfluß von parasitären Widerständen und Kapazitäten berechnet und bei der Auslegung des Designs berücksichtigt werden.Mit Monte-Carlo Simulationen wurde ein velocity overshoot für das intrinsische Bauelement berechnet, der eine Verdopplung der Driftgeschwindigkeit der Elektronen im Kanal voraussagt. Der overshoot Effekt erhöht den Drainstrom nur bei geringen Drainspannungen und verbessert deshalb das Sättigungsverhalten des PJBT. Dies wird aus dem Vergleich mit Ergebnissen der Drift-Diffusionsrechnungen erkennbar, welche auf einer stationären, ortsunabhängigen Geschwindigkeits-Feldstärke-Charakteristik beruhen. Für hohe Beweglichkeiten bei geringen Feldern, wie bei III-V Halbleitern, wird auch ohne velocity overshoot ein günstigerer Kennlinienverlauf berechnet als für eine sättigende Feldabhängigkeit wie bei Silicium. Die Gleichstrommessungen bestätigen, daß bei höheren Kanaldotierungen größere Steilheiten,geringere Kontakt- und Bahnwiderstände sowie infolge der besseren Abschirmung ein günstigeres Sättigungsverhalten erreicht werden. Mit abnehmender Kanalbreite wird bei den realisierten Dimensionen die Steuerbarkeit des Stromes besser, und die gemessene Steilheit nimmt kontinuierlich zu. Dieses Ergebnis zeigt, daß mit der angewandten Technologie auch bei kleineren Strukturen noch bessere Ergebnisse zu erwarten sind. Durch Vergleich des gemessenen Stromes und der Steilheit bei unterschiedlicher Kontaktanordnung - Source und Drain wurden getauscht - ergaben sich für die Anordnung mit dem kürzeren Abstand zwischen Source und Gate ein geringerer Kontakt- und Bahnwiderstand RS und eine Verdopplung der maximalen Steilheit. Letzteres ist teilweise auf Rs zurückzuführen, aber hauptsachlich durch ein Anwachsen der intrinsischen Steilheit bedingt. Dies kann auf den overshoot Effekt zurückgeführt werden, weil die höhere Steilheit im gleichen Arbeitsbereich wie beim Vergleich der Simulationsergebnisse auftritt und durch die Verkürzung des Abstandes zwischen Source und Gate hervorgerufen wird. Andererseits wird die Steilheit auch durch die Bahn- und Kontaktwiderstände beeinflußt, die in ungünstigen Fällen die meßbare externe Steilheit begrenzen. Ein zweiter limitierender Faktor ist die E.rwärinung, die infolge der Leistungsauthahme des Transistors die Elektronengeschwindigkeit reduziert und sich damit dämpfend auf die intrinsische Steilheit auswirkt. Insbesondere ist für die maximale Steilheit, die auf den overshoot Effekt zurackgeführt wird, eine starke Abhängigkeit von der Temperatur zu beobachten. Bei hohen Leistungsdichten wird dieser Effekt zum entscheidenden Faktor, der dazu führt, daß an Strukturen mit besserer Wärmeableitung höhere Steilheiten erzielt werden. Bei einer Kanalbreite von 0,6 $\mu$m wird eine hohe Steilheit von maximal 220 mS/min erreicht, die durch Verringerung der Kanalbreite und -länge und durch eine Verbesserung der Kontakt- und Bahnwiderstände noch verbessert werden kann, wenn gleichzeitig die Erwärmung gering gehalten wird. Hierbei kommt der Reduzierung der Widerstände eine zweifache Bedeutung zu, weil sie zum einen als Serienwiderstände die Steilheit elektrisch und zum anderen wegen des zusätzlichen Leistungsabfalls auch thermisch begrenzen. Für zylinderförmige Kanäle wurden mit 240 mS/mm, die auf den halben Umfang der Kanäle bezogen sind, sogar noch etwas bessere Steilheiten gefunden. Bei dieser Form der Kanäle können vergleichsweise größere Strukturen, die lithographisch leichter zu erzeugen sind, abgeschnürt werden. Bei hohen Leistungsdichten tritt ein negativ differentieller Widerstand auf, der auch durch die thermisch bedingte Abnahme der Elektronengeschwindigkeit erklärt werden kann. Die Erwärmung bewirkt zwar eine Abnahme des Ausgangsleitwertes bei statischen Messungen, aber die gleichzeitige Reduzierung der Steilheit ist schwerwiegender und reduziert die Hochfrequenztauglichkeit. Für Kanalbreiten von b$_{k}$ = 0,6 $\mu$m wurden Grenzfrequenzen von f$_{T}$ = 6,1 GHz und f$_{max}$ = 1,5 GHz bzw. für b$_{k}$ = 1,0 $\mu$m von 4,6 GHz und 2,1 GHz gemessen. Wegen anfänglicher Probleme bei der Kontaktierung wurde für die Hochfrequenzmessungen die ungünstigere Kontaktanordnung mit der schlechteren Steilheit gewählt. Diese wurde außerdem durch die Temperaturerhöhung infolge der hohen Leistungsaufnahme des Bauelementes begrenzt. Die erreichbaren Grenzfrequenzen werden in starkem Maße durch die Steilheit und den Ausgangsleitwert bestimmt, die durch Verkleinern der Abmessungen des Kanals nach verbessert werden können. Bei einem neuen Layout der Transistorstruktur müssen die Bahn- und Kontaktwiderstände sowie die Kapazitäten begrenzt und vor allem eine gute Wärmeableitung gewährleistet werden. Die kapazitätsverringernden intrinsischen Schichten erlauben eine begrenzte Verbreiterung der Gatefinger, durch die ebenso wie durch eine weitere Verkürzung dergleichen die Wärmeableitung verbessert wird. Gleichzeitig wird durch die veränderte Gategeol°netrie der Gate Widerstand verringert, so daß eine erhebliche Verbesserung der erreichbaren Grenzfrequenzen zu erwarten ist.
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